Современные информационные технологи/1.Компьтерная инженерия

к.т.н. Чешун В.М.

Хмельницький національний університет

Спосіб прискорення операції множення двійкових чисел

Характерною рисою сучасного етапу розвитку засобів електронно-обчислювальної техніки є тенденція до збільшення їх продуктивності підвищенням швидкодії базових вузлів. Це досягається як за рахунок підвищення робочої тактової частоти елементної бази, так і в результаті розробки прискорених методів виконання типових операцій.

Одна із найбільш часто вживаних арифметичних операцій множення [1]. Оскільки класичні методи множення двійкових чисел (множення починаючи з молодших розрядів множника та множення починаючи з старших розрядів множника) відносять зазначену операцію до числа найбільш довготривалих арифметичних операцій, розроблено досить багато методів прискорення виконання цієї операції. Виграш у швидкодії пристроїв множення досягається за рахунок збільшення апаратної складності пристроїв множення. Зазначені особливості зумовлюють незгасаючий інтерес до пошуку оптимального компромісу між апаратною складністю та швидкодією пристроїв множення.

Як показують проведені дослідження, найбільша частина часу в процесі множення двійкових чисел випадає на операції зсуву. Для прискорення виконання операцій зсуву в процесі множення двійкових чисел пропонується використовувати комбінаційні пристрої зсуву із керованою кількістю розрядів до зсуву. За прототип оберемо пристрій множення (ПМ) починаючи з молодших розрядів множника [2].

При опису запропонованих методики та засобів множення будемо базуватись на наступних положеннях:

- множене та множник в записуються до регістрів пристрою як знакові двійкові числа в доповняльному коді;

- операція множення реалізується над модулями операндів;

- отримання модулів операндів та перетворення модуля результату до знакового формату реалізується класичними методами [1,2].

Запропонована методика реалізується введенням до пристрою множення додаткових блоків:

- DC – дешифратор значущих розрядів множника;

- KZ – комбінаційний пристрій зсуву множника;

- KZS – комбінаційний пристрій зсуву суми часткових добутків.

Крім того, змінюються функції регістрів множника та суми часткових добутків – усувається потреба в реалізації ними операцій зсуву, але виникає необхідність в забезпечені можливості запису зсунутих кодів з KZ та KZS

Особливістю запропонованої методики є те, що застосування комбінаційних пристроїв зсуву дозволяє за один такт синхронізуючої частоти виконувати зсув множника та суми часткових добутків таким чином, щоб в молодшому розряді множника завжди була значуща одиниця. Це усуває потребу в аналізі цього розряду і робить можливим додавання до суми часткових добутків модуля множеного в кожному циклі.

Для визначення кількості значущих розрядів множника, які дорівнюють нулю і мають бути зсунуті в ході множення, використовується дешифратор DC. DC встановлює в множнику позицію першої значущої одиниці і формує код для керування комбінаційними пристроями зсуву KZ та KZS. KZ та KZS виконують зсув множника та суми часткових добутків на задану кількість розрядів, забезпечуючи занесення до молодшого розряду множника наступної значущої одиниці та можливість виконання чергового циклу формування суми часткових добутків.

Відмінність виникає лише в першому циклі множення, коли в регістрі множника міститься модуль множника, молодший розряд якого може бути довільним. Оскільки запис суми часткових добутків в такому випадку повинен відбуватися лише при одиничному значенні цього розряду, в схемі передбачене апаратне блокування проходження сигналу запису при невиконанні зазначеної умови шляхом його подання на елемент “І” разом із молодшим розрядом множника. Це спрощує алгоритм множення та реалізацію керуючого автомата.

Зауважимо, що, оскільки молодший розряд множника та суми часткових добутків повинен висуватись при будь-якому зсуві вказаних значень, він не подається на комбінаційні пристрої зсуву і висувається за рахунок відповідної комутації ліній зв’язку між вузлами пристрою. Тобто, пристрої зсуву в кожному циклі виконують зсув на один розряд менший за фактично потрібний, що спрощує їх структуру. Вивільнені при зсуві старші розряди множника суми часткових добутків заповнюються нулями.

Після виконання описаної послідовності операцій відбувається перевірка дешифратором DC вмісту регістра множника на онулення всіх його розрядів крім молодшого, що є ознакою завершення множення.

Тривалість процесу множення в кількості тактів синхронізуючої частоти згідно із розглянутою методикою можна визначити за формулою:

T=T_по+k1+T_пр ,

де T_по – тривалість процесу обчислення модуля множника; k1 – кількість одиниць в значущих розрядах множника із маркерною одиницею включно (порядок розташування одиниць не має значення); T_пр - тривалість відтворення знакового представлення результату.

Розглянута методика виконання операції множення дозволяють скоротити її тривалість за рахунок використання позитивних властивостей комбінаційних пристроїв зсуву. Застосування зазначеної методики надає пристрою множення властивість адаптувати тривалість процесу множення до характерних особливостей множника при відносно невеликих апаратних витратах.

Література:

1. Самофалов К. Г., Корнейчук В.И., Тарасенко В.П. Цифровые вычислительные машины / Учебник для ВУЗов. К.: Вища школа, 1989. – 420с.

2. Майоров С. А. Структура электронных вычислительных машин. / Л.:Машиностроение, 1979. – 480с.